文件名称：加法器VHDL
文件大小：38KB
文件格式：ZIP
更新时间：2015-11-01 03:16:35
串并行加法器 VHDL 数字逻辑
数字路基电路设计实验VHDL 实现的串行加法器 并行加法器
【文件预览】：
ex
----并行加法器()
--------add4_2.vhd(1KB)
--------add4_2.qpf(907B)
--------seg7.vhd(1KB)
--------add4_2.sof(465KB)
--------add1_2.vhd(277B)
--------add4_2.qsf(3KB)
----串行加法器()
--------add4.sof(465KB)
--------add4.vhd(996B)
--------add1.vhd(315B)
--------add4.qpf(905B)
--------add4.qsf(3KB)
--------seg7.vhd(1KB)
--------add4.rbf(146KB)