文件名称：VHDL 加法器 源码
文件大小：71KB
文件格式：ZIP
更新时间：2013-06-27 15:34:08
加法器
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY Vhdl1 IS PORT ( a : IN bit_vector(2 downto 0); s : OUT bit_vector(1 downto 0) ); END Vhdl1; ARCHITECTURE bd OF Vhdl1 IS
【文件预览】：
加法器
----Vhdl1.vhd(366B)
----a.qws(90B)
----d.qws(90B)
----Vhdl1.flow.rpt(4KB)
----Vhdl1.fit.rpt(119KB)
----Vhdl1.fit.eqn(1KB)
----db()
--------adder.db_info(136B)
--------Vhdl1.db_info(137B)
--------a.eco.cdb(141B)
--------Vhdl1.eco.cdb(161B)
--------a.db_info(136B)
--------Vhdl1.sld_design_entry.sci(154B)
--------d.eco.cdb(141B)
--------Vhdl1.sim.vwf(5KB)
--------d.db_info(136B)
--------adder.eco.cdb(141B)
--------a.sld_design_entry.sci(134B)
--------d.sld_design_entry.sci(134B)
--------adder.sld_design_entry.sci(134B)
----Vhdl1.map.rpt(17KB)
----Vhdl1.tan.summary(710B)
----Vhdl1.sof(419KB)
----adder.qsf(2KB)
----Vhdl1.tan.rpt(6KB)
----Vhdl1.sim.rpt(10KB)
----Vhdl1.pin(56KB)
----Vhdl1.qpf(899B)
----Vhdl1.fit.summary(475B)
----adder.qws(152B)
----a.qsf(2KB)
----Vhdl1.done(26B)
----d.qsf(2KB)
----Vhdl1_description.txt(0B)
----Vhdl1_assignment_defaults.qdf(42KB)
----Vhdl1.map.eqn(1KB)
----Vhdl1.map.summary(355B)
----Vhdl1.vwf(4KB)
----Vhdl1.qsf(2KB)
----Vhdl1.pof(512KB)
----adder.qpf(899B)
----Vhdl1.qws(531B)
----Vhdl1.asm.rpt(8KB)