Verilog数字钟设计实验报告

时间：2016-07-21 05:38:41
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文件名称：Verilog数字钟设计实验报告

文件大小：461KB

文件格式：DOC

更新时间：2016-07-21 05:38:41

Verilog 数字时钟 报告

设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能

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网友评论

  • 可以用来参考学习，总体不错。
  • 需要自己做一个topmodule，而且里面还有小bug，总体参考价值不错

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