基于Verilog的数字钟设计

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文件名称：基于Verilog的数字钟设计
文件大小：579KB
文件格式：DOCX
更新时间：2022-07-05 19:07:39
Verilog 数字钟 数字电路 由分频电路产生1s时钟脉冲，经过秒钟计数，将秒钟计数进位信号输出给分钟计数电路，再将分钟计数进位信号输出给小时计数电路，再利用seg7decimal模块驱动2位小时、2位分钟、2位秒钟显示数字。 利用Verilog设计74LS160十进制递增计数器，在利用两个74LS160分别设计一个六十进制递增计数器和一个二十四进制递增计数器，用两个六十进制递增计数器生成秒钟和分钟，用一个二十四进制递增计数器生成时钟，然后通过显示译码电路和数码管的动态显示技术使数码管显示时间电路。