【文件属性】：
文件名称：数字钟Verilog设计
文件大小：35KB
文件格式：DOC
更新时间：2012-07-17 08:56:52
数字钟 Verilog
数字钟 Verilog 硬件语言设计
包括设时，定时，闹铃等功能
可在quartus II仿真实现。
网友评论
- 真的不错，代码清晰，结构清晰
- 很好，很全，学习，
- 还不错吧， 当时应该参考价值还不错！！
- 不错，代码很清晰，很完整
- 代码明晰，功能齐全，具有参考价值
- 写得很清楚，很完整。
- 挺好的，代码和清晰，可以使用的。
- 代码清晰，功能齐全
- 不错的文档，代码清晰