文件名称:数字钟Verilog设计
文件大小:35KB
文件格式:DOC
更新时间:2012-07-17 08:56:52
数字钟 Verilog
数字钟 Verilog 硬件语言设计 包括设时,定时,闹铃等功能 可在quartus II仿真实现。
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数字钟 Verilog
数字钟 Verilog 硬件语言设计 包括设时,定时,闹铃等功能 可在quartus II仿真实现。