基于verilog的时钟分频器

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文件名称：基于verilog的时钟分频器
文件大小：971KB
文件格式：ZIP
更新时间：2018-06-03 15:35:31
分频器 基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形