clk_divider:Verilog时钟分频器电路

【文件属性】：

文件名称：clk_divider:Verilog时钟分频器电路

文件大小：15KB

文件格式：ZIP

更新时间：2024-04-22 20:55:56

Verilog

clk_divider演示 Verilog时钟分频器电路

【文件预览】：
clk_divider-main
----README.md(85B)
----sim.png(17KB)
----clk_divider_tb.v(521B)
----clk_divider.v(544B)