文件名称：verilog闹钟.zip
文件大小：5KB
文件格式：ZIP
更新时间：2022-12-27 16:55:35
verilog 闹钟
2019北京大学hdl课程闹钟电路的实现，其中： time_block是时钟模块 alarm_block是闹钟模块 toggle_switch是控制闹钟鸣响的模块 time_display是将时钟输出的信号转化为LED所需的信号输出的模块 timer是最上层的模块 tb_timer是测试程序 本电路可综合。
【文件预览】：
time_display.v
tb_timer.v
timer.v
alarm_block.v
toggle_switch.v
time_block.v