文件名称：alarm-clock-in-verilog:在Verilog中实现数字闹钟的学期项目
文件大小：14.95MB
文件格式：ZIP
更新时间：2024-06-04 01:04:57
Verilog
Verilog闹钟 ======================== 作为任期分配的一部分，我们将使用Verilog HDL实现具有闹钟功能的数字时钟 时钟单元，时间计数器单元，显示单元和警报单元。
【文件预览】：
alarm-clock-in-verilog-master
----clockunit.v(362B)
----README.md(230B)
----fst.png(29KB)
----reg.png(38KB)
----VLSI-ABSTRACT.docx(53KB)
----vsim.wlf(17.59MB)
----controlunit.v(3KB)
----TERMPRO.cr.mti(3KB)
----VLSI SYSTEM DESIGN.pptx(337KB)
----DISP.png(8KB)
----counter60.v(588B)
----DIGITALCLOCK.cr.mti(3KB)
----counter24.v(589B)
----TERMPRO.mpf(61KB)
----hour1.png(25KB)
----testbench.v.bak(711B)
----mux2b16.v(206B)
----alarmunit.v(319B)
----ALARM UNIT.png(16KB)
----hour.png(23KB)
----testbench.v(1KB)
----MINUTE1.png(27KB)
----displaydecoder.v(768B)
----asm.png(52KB)
----memory.v(515B)
----DIGITALCLOCK.mpf(61KB)