文件名称：verilog自动例化工具
文件大小：3.33MB
文件格式：RAR
更新时间：2022-03-03 16:48:01
verilog 自动例化 python
例化工具为：auto_inst.exe， 可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。 然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst -f 需要例化的顶层文件名； 例如auto_inst -f usb20.v //&port;_begin --------指示生成端口列表 //&instance;("u0", "core\utmi_if.v") -------指示例化模块的例化名及文件相对路径 //&auto;_def -------指示自动生成例化的wire中间变量声明 //®_wire_Begin---------指示自动生成例化wire声明的位置，自动例化生成的wire在//®_wire_Begin 和//®_wire_end之间 //®_wire_end //&inst;_begin---指示自动例化模块的代码生成的位置，自动生成的例化代码在//&inst;_begin和//&inst;_end 之间 //&inst;_end 每次修改被例化的模块或顶层模块的时候，例化自动生成的代码都不需要做任何修改，工具自动用新的代码替换原来的生成的代码。
【文件预览】：
自动例化工具及使用说明和例子
----auto_inst.exe(3.42MB)
----一个verilog自动例化例子和程序.doc(86KB)
----core()
--------rf.v(44KB)
--------utmi_if.v(3KB)
--------pl.v(8KB)
--------wb.v(6KB)
----usb20.bat(22B)
----usb20.v(18KB)
----mem_arb.v(1KB)
----bak()
--------usb20.v(4KB)
--------gen_rw.v(4KB)
----wb.v(6KB)