文件名称：verilog自动例化程序及例子
文件大小：3.39MB
文件格式：ZIP
更新时间：2022-02-28 04:38:31
verilog 自动例化
auto_inst.exe是本人用python脚本编写后进行打包的软件，该软件可以比较完美完成verilog代码的例化工作，自动生成例化模块的代码和信号连接声明，大大减轻了编码工作。并且生成的verilog代码对齐工整，支持parameter参数传递，比较通用。另外支持代码中根据always和assign语句自动生成reg和wire的声明看大家支持力度在下一版给出，谢谢！
【文件预览】：
auto_inst_example
----一个verilog自动例化例子和程序.doc(86KB)
----auto_inst.bat(22B)
----mem_arb.v(1KB)
----usb20.v(18KB)
----bak()
--------gen_rw.v(4KB)
--------~WRL0003.tmp(81KB)
--------~WRL3693.tmp(85KB)
--------usb20.v(4KB)
--------~$verilog自动例化例子和程序.doc(162B)
--------~WRL0001.tmp(81KB)
--------~WRL0005.tmp(85KB)
----wb.v(6KB)
----core()
--------rf.v(44KB)
--------utmi_if.v(3KB)
--------pl.v(8KB)
--------wb.v(6KB)
----auto_inst.exe(3.42MB)