用Verilog HDL编写的FIFO源代码

时间：2013-04-12 10:08:07
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文件名称：用Verilog HDL编写的FIFO源代码

文件大小：2KB

文件格式：RAR

更新时间：2013-04-12 10:08:07

verilog FIFO

//Input ports All ports with a suffix "N" are low-asserted. //Clk¡ª Clock signal //RstN¡ª Reset signal //Data_In¡ª 32-bit data into the FIFO //FInN¡ª Write into FIFO signal //FClrN¡ª Clear signal to FIFO //FOutN¡ª Read from FIFO signal ///***************************************************************************************/ //Output ports //F_Data¡ª 32-bit output data from FIFO //F_FullN¡ª Signal indicating that FIFO is full //F_EmptyN¡ª Signal indicating that FIFO is empty //F_LastN¡ª Signal indicating that FIFO has space for one data value //F_SLastN¡ª Signal indicating that FIFO has space for two data values //F_FirstN¡ª Signal indicating that there is only one data value in FIFO

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【文件预览】：
FIFO.v

网友评论

  • 觉得还可以，适合新手看。
  • 非常好的代码 写得注释都很详细。
  • 不错的代码，要求输入输出位宽相等，模块的端口说明以及语句注释都很详细，值得学习。 .
  • 很不错的代码，虽然只有一个V文件，但模块的端口说明以及语句注释都很详细，将该模块添加进自己的工程编译、仿真均通过，值得学习和收藏。

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