用verilog HDL语言编写的秒表

【文件属性】：
文件名称：用verilog HDL语言编写的秒表
文件大小：3KB
文件格式：ZIP
更新时间：2015-01-07 02:41:45
秒表设计 在秒表设计中，分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒，秒，分。如要显示小时，只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

【文件预览】：
秒表各模块
----count24.v(777B)
----count60_2.v(723B)
----fdiv10.v(294B)
----miaobiao.v(571B)
----count100.v(706B)
----count60_1.v(723B)
----leds.v(887B)
----switch.v(301B)