基于Verilog HDL的全功能UART IP核的设计与实习

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文件名称：基于Verilog HDL的全功能UART IP核的设计与实习

文件大小：238KB

文件格式：RAR

更新时间：2012-08-10 07:15:48

模型,FPDA,QuartusII

基于Verilog HDL的全功能UART IP核的设计与实习.基于Verilog HDL的全功能UART IP核的设计与实习.

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