基于Verilog HDL 的UART设计代码

【文件属性】：
文件名称：基于Verilog HDL 的UART设计代码
文件大小：4KB
文件格式：RAR
更新时间：2014-04-04 08:35:52
Verilog HDL FPGA UART 基于Verilog HDL 的UART设计完整代码及testbench

【文件预览】：
chapter9
----SERIAL_CONTROLLER.v(5KB)
----UART_TRANSMITTER.v(3KB)
----BAUD_GENERATER.v(1KB)
----UART_RECEIVER.v(4KB)