基于FPGA Verilog串行乘法器DSP设计

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文件名称：基于FPGA Verilog串行乘法器DSP设计

文件大小：1KB

文件格式：V

更新时间：2023-05-11 08:38:43

FPGA Verilog DSP

基于FPGA Verilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少