串行乘法器verilog HDL设计代码

时间:2021-06-04 15:20:35
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文件名称:串行乘法器verilog HDL设计代码

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更新时间:2021-06-04 15:20:35

串行乘法器

移位相加法乘法器设计原理是从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加,直至被乘数的最高位。


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