文件名称：简单乘法器和除法器的FPGA设计
文件大小：304KB
文件格式：RAR
更新时间：2022-04-12 06:49:50
FPGA Verilo 串行乘法器 简单除法器
乘法器的设计思想，其实就是把乘法还原成加法来实现。注意一点，就是进入乘法器的数据和结果数据，要在正确的时间提取。乘法不能过快，要慢于计算周期。简单除法的思想，就是将除法，还原为减法的过程。
【文件预览】：
简单乘法器和除法器的FPGA设计
----serial_multplier.v(4KB)
----test_for_ser_mul.v(2KB)
----简单乘法器和除法器的FPGA设计.pdf(517KB)
----test_for_simple_divider.v(2KB)
----simple_divider.v(3KB)
----简单除法设计1.png(35KB)