FPGA _Verilog HDL_十六进制7段码显示译码器设计实验
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// File name: Nixie_tube_disp
// Last modified Date: 2020年5月28日10点20分
// Last Version: V1.1
// Descriptions: 十六进制7段码显示译码器设计实验
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module Nixie_tube_disp(in,LED7S);
input[3:0] in; //输入的值
output[6:0] LED7S;//数码管显示七段码
reg [6:0] LED7S;
always @(in)
case(in) //根据输入的值的不同数码管输出相应的值
4'b0000:LED7S <= 7'b0111111;
4'b0001:LED7S <= 7'b0000110;
4'b0010:LED7S <= 7'b1011011;
4'b0011:LED7S <= 7'b1001111;
4'b0100:LED7S <= 7'b1100110;
4'b0101:LED7S <= 7'b1101101;
4'b0110:LED7S <= 7'b1111101;
4'b0111:LED7S <= 7'b0000111;
4'b1000:LED7S <= 7'b1111111;
4'b1001:LED7S <= 7'b1101111;
4'b1010:LED7S <= 7'b1110111;
4'b1011:LED7S <= 7'b1111100;
4'b1100:LED7S <= 7'b0111001;
4'b1101:LED7S <= 7'b1011110;
4'b1110:LED7S <= 7'b1111001;
4'b1111:LED7S <= 7'b1110001;
default :LED7S <= 7'b0111111;
endcase
endmodule