文件名称：基于FPGA的RS码译码器的设计
文件大小：917KB
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更新时间：2024-05-06 11:19:33
RS码 FPGA 译码器 有限域 改进的BM算法
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。