支持异常和中断的CPU verilog设计和仿真代码

【文件属性】：
文件名称：支持异常和中断的CPU verilog设计和仿真代码
文件大小：12KB
文件格式：ZIP
更新时间：2022-01-17 05:09:11
verilog代码 异常中断 CPU 支持异常和中断的MIPS单周期CPU、添加cause、epc、status寄存器。支持算术溢出异常和非嵌套中断。支持mtc0、mfc0、eret指令

【文件预览】：
sources_1
----D_FFEC.v(174B)
----TOP.v(259B)
----ALU.v(923B)
----MUX2X1.v(152B)
----REGFILE.v(2KB)
----STATUS.v(2KB)
----EXT.v(290B)
----ADDSUB_32.v(153B)
----INSTMEM.v(2KB)
----MUX32X32.v(2KB)
----DATAMEM.v(461B)
----Br_Jump_Addr.v(416B)
----CPU.v(1KB)
----DECT32E.v(1KB)
----FETCHINST.v(480B)
----D_FFEC32.v(2KB)
----MUX2X32.v(232B)
----PC.v(156B)
----CLA_16.v(336B)
----MUX4X32.v(328B)
----D_Latch.v(180B)
----CONUNIT.v(3KB)
----CLA_32.v(218B)
----MUX5X32.v(373B)
----CLA_4.v(400B)
----MUX2X5.v(227B)
----D_FF.v(161B)
----REG32.v(1KB)
sim_1
----new()
--------cputest.v(229B)