文件名称：383684ref-ddr-sdram-verilog.zip
文件大小：883KB
文件格式：ZIP
更新时间：2023-03-14 05:10:34
Verilog DDR SDRAM
Altera DDR SDRAM 控制器的白皮书，包括源码和设计文档，仿真文件也有，整个工程用Modelsim仿真没问题。
【文件预览】：
www.pudn.com.txt
route
----ddr_sdram.csf(86KB)
----ddr_sdram.vqm(581KB)
----ddr_sdram.esf(604B)
----pll1.v(5KB)
----ddr_sdram.quartus(194B)
----ddr_sdram.psf(3KB)
model
----mt46v4m16.v(44KB)
synthesis
----synplicity()
--------ddr_data_path.tlg(3KB)
--------ddr_data_path.xrf(113KB)
--------ddr_sdram.srm(459KB)
--------ddr_sdram.vqm(581KB)
--------ddr_sdram.prj(1KB)
--------ddr_sdram_rm.tcl(979B)
--------ddr_sdram_cons.tcl(194B)
--------ddr_data_path.srm(459KB)
--------ddr_data_path.srs(29KB)
--------ddr_sdram.tlg(4KB)
--------ddr_sdram.xrf(112KB)
--------ddr_data_path.srr(63KB)
--------ddr_sdram.tcl(455B)
--------ddr_sdram.srr(73KB)
--------ddr_sdram.srs(29KB)
--------ddr_sdram.sdc(428B)
doc
----ddr_sdram.pdf(462KB)
simulation
----ddr_sdram_tb.v(18KB)
----work()
--------mt46v4m16()
--------_info(1KB)
--------ddr_command()
--------ddr_control_interface()
--------pll1()
--------ddr_sdram_tb()
--------ddr_data_path()
--------ddr_sdram()
--------altclklock()
----ddr_compile_all.v(213B)
----modelsim.ini(8KB)
----readme.txt(377B)
source
----ddr_control_interface.v(9KB)
----Params.v(1KB)
----pll1.v(5KB)
----ddr_data_path.v(9KB)
----ddr_Command.v(16KB)
----ddr_sdram.v(9KB)
----altclklock.v(9KB)
readme.txt