文件名称：DDR SDRAM 参考设计 verilog
文件大小：874KB
文件格式：ZIP
更新时间：2013-07-08 03:28:57
DDR SDRAM 参考设计 代码
DDR SDRAM 参考设计 verilog 写的，源文件，仿真文件，模型文件等都有
【文件预览】：
simulation
----work()
--------mt46v4m16()
--------ddr_data_path()
--------ddr_control_interface()
--------pll1()
--------ddr_command()
--------altclklock()
--------ddr_sdram()
--------_info(1KB)
--------ddr_sdram_tb()
----readme.txt(377B)
----ddr_compile_all.v(213B)
----modelsim.ini(8KB)
----ddr_sdram_tb.v(18KB)
source
----ddr_data_path.v(9KB)
----ddr_control_interface.v(9KB)
----Params.v(1KB)
----ddr_Command.v(16KB)
----altclklock.v(9KB)
----pll1.v(5KB)
----ddr_sdram.v(9KB)
model
----mt46v4m16.v(44KB)
synthesis
----synplicity()
--------ddr_data_path.xrf(113KB)
--------ddr_sdram.srr(73KB)
--------ddr_sdram_cons.tcl(194B)
--------ddr_sdram_rm.tcl(979B)
--------ddr_sdram.srm(459KB)
--------ddr_sdram.prj(1KB)
--------ddr_sdram.tcl(455B)
--------ddr_data_path.tlg(3KB)
--------ddr_sdram.vqm(581KB)
--------ddr_sdram.tlg(4KB)
--------ddr_sdram.srs(29KB)
--------ddr_sdram.xrf(112KB)
--------ddr_sdram.sdc(428B)
--------ddr_data_path.srr(63KB)
--------ddr_data_path.srs(29KB)
--------ddr_data_path.srm(459KB)
route
----ddr_sdram.csf(10KB)
----ddr_sdram.quartus(194B)
----ddr_sdram.vqm(581KB)
----ddr_sdram.psf(2KB)
----pll1.v(5KB)
----ddr_sdram.esf(618B)
readme.txt
doc
----ddr_sdram.pdf(462KB)