文件名称：DDR SDRAM控制器verilog代码
文件大小：476KB
文件格式：ZIP
更新时间：2019-07-26 08:36:33
xilinx fpga DDR SDRAM
DDR SDRAM控制器verilog代码
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DDR SDRAM控制器verilog代码
----DDR SDRAM()
--------mem_interface_top_rd_wr_addr_fifo_0.txt(4KB)
--------mem_interface_top_user_interface_0.txt(4KB)
--------mem_interface_top_main_0.txt(5KB)
--------mem_interface_top_data_path_0.txt(4KB)
--------mem_interface_top_v4_dq_iob.txt(3KB)
--------mem_interface_top_parameters_0.txt(4KB)
--------mem_interface_top_rd_data_0.txt(19KB)
--------mem_interface_top_ddr_controller_0.txt(53KB)
--------mem_interface_top_data_write_0.txt(5KB)
--------mem_interface_top_cmp_rd_data_0.txt(6KB)
--------mem_interface_top_data_tap_inc.txt(4KB)
--------mem_interface_top_backend_rom_0.txt(6KB)
--------mem_interface_top.txt(3KB)
--------mem_interface_top_rd_data_fifo_0.txt(7KB)
--------使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器.pdf(625KB)
--------mem_interface_top_idelay_ctrl.txt(1KB)
--------mem_interface_top_tap_ctrl_0.txt(16KB)
--------mem_interface_top_pattern_compare8.txt(6KB)
--------mem_interface_top_v4_dqs_iob.txt(3KB)
--------mem_interface_top_v4_dm_iob.txt(2KB)
--------mem_interface_top_infrastructure.txt(4KB)
--------mem_interface_top_data_gen_16.txt(7KB)
--------mem_interface_top_infrastructure_iobs_0.txt(4KB)
--------mem_interface_top_iobs_0.txt(5KB)
--------mem_interface_top_addr_gen_0.txt(5KB)
--------mem_interface_top_data_path_iobs_0.txt(56KB)
--------mem_interface_top_wr_data_fifo_16.txt(2KB)
--------mem_interface_top_top_0.txt(11KB)
--------mem_interface_top_controller_iobs_0.txt(4KB)
--------mem_interface_top_backend_fifos_0.txt(4KB)
--------mem_interface_top_test_bench_0.txt(7KB)
--------mem_interface_top_tap_logic_0.txt(5KB)
--------mem_interface_top_RAM_D_0.txt(4KB)