Verilog HDL的任意的分频器设计

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文件名称：Verilog HDL的任意的分频器设计

文件大小：1KB

文件格式：V

更新时间：2017-03-23 08:03:56

分频器

这是一个基于verilog语言的分频器的设计的代码，在设置的位宽范围以内任意系数的分频器均可以采用本代码。当然，讲寄存器的位宽设置更高，可以继续增加分频系数