基于VHDL的数字时钟设计

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文件名称：基于VHDL的数字时钟设计

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更新时间：2012-06-19 10:44:11

VHDL 数字时钟 设计

VHDL是一种标准的硬件描述语言,该语言可以描述硬件电路的功能、信号连接关系及定时关系,是当今电子设计自动化(EDA)的核心技术.本文通过简易电子表的设计实例,详细介绍了利用VHDL设计电路的流程和方法.