文件名称：FPGA实现多功能数字钟（Verilog）.rar
文件大小：654KB
文件格式：RAR
更新时间：2023-07-06 05:10:47
FPGA Verilog 数字时钟 课程设计
使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理
【文件预览】：
testbench
----time_counter_tb.v.bak(0B)
----key_module_tb.v(3KB)
----adjust_module_tb.v(5KB)
----digital_clock_top_tb.v(4KB)
----time_counter_tb.v(1KB)
work
----led_seg7_display.v(3KB)
----adjust_module.v(12KB)
----digital_clock_top.v(4KB)
----time_counter.v(9KB)
----key_filter.v(2KB)
----alarm_music.v(4KB)
----model_change.v(602B)
----stop_watch.v(4KB)
----key_module.v(3KB)
----clk_div.v(939B)
音乐播放器20200527 - 副本.docx