基于FPGA的m序列信号发生器设计

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文件名称：基于FPGA的m序列信号发生器设计
文件大小：3.99MB
文件格式：PDF
更新时间：2021-04-16 15:42:23
m序列；信号发生器；FPGA；Verilog m序列是一种伪随机序列(PN码)，广泛用于数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域。基于FPGA与Verilog 硬件描述语言设计并实现了一种数据率按步进可调、低数据误码率、反馈多项式为f(x)=1+x■+x■+x■+x■的m序列信号发生器。系统时钟为20 MHz， m序列信号发生器输出的数据率为20~100 kbps，通过2个按键实现20 kbps 步进可调与系统复位，输出误码率小于1%。