文件名称：UART的verilog代码，并且配合相关的modelsim仿真
文件大小：273KB
文件格式：RAR
更新时间：2022-07-10 20:22:03
ｖｅｒｉｌｏｇ
进行了UART模块编写，基于安路公司的TD平台。
【文件预览】：
UART
----td_2022-03-31_20-57-12.log(1KB)
----td_2022-04-01_14-56-00.log(1KB)
----td_2022-04-01_11-29-39.log(1KB)
----td_2022-04-01_08-56-46.log(10KB)
----td_2022-03-31_21-01-53.log(10KB)
----td_2022-04-01_14-57-42.log(1KB)
----td_20220331_210153.log(4KB)
----simulation_1()
--------vsim.wlf(72KB)
--------work()
--------urat_test1.mpf(102KB)
--------urat_test1.cr.mti(2KB)
----src()
--------signals_delay.v(2KB)
--------uart_rx.v(5KB)
--------uart_test_tb_1.v(1KB)
--------uart_ctrl.v(5KB)
--------uart_tx.v(7KB)
--------uart_test_tb.v.bak(1000B)
--------uart_top.v(2KB)
--------uart_test_tb.v(1013B)
--------uart_test_tb_1.v.bak(1KB)
----td_20220401_112939.log(4KB)
----td_2022-04-01_14-29-56.log(1KB)
----doc()
----td_20220401_085645.log(4KB)
----simulation_2()
--------vsim.wlf(88KB)
--------uart_test.mpf(102KB)
--------work()
--------transcript(1KB)
--------vish_stacktrace.vstf(12KB)
--------uart_test.cr.mti(2KB)
----UART.al(2KB)
----td_20220401_102555.log(4KB)