文件名称：uart 快速仿真模型-modelsim软件
文件大小：314KB
文件格式：ZIP
更新时间：2022-10-11 14:29:25
个人文件
uart Verilog modelsim
【文件预览】：
uart_defines.v
test_top.do
vsim.wlf
timescale.v
refresh.do
work
----_lib.qdb(48KB)
----_lib1_0.qdb(32KB)
----_tempmsg()
----_info(3KB)
----@_opt()
--------_lib2_0.qdb(32KB)
--------_lib.qdb(48KB)
--------_lib3_0.qtl(22KB)
--------_lib1_0.qdb(32KB)
--------_lib3_0.qdb(32KB)
--------_lib3_0.qpg(16KB)
--------_lib4_0.qtl(38KB)
--------_lib2_0.qpg(24KB)
--------_lib4_0.qpg(576KB)
--------_lib1_0.qtl(16KB)
--------_lib4_0.qdb(32KB)
--------_lib2_0.qtl(33KB)
--------_lib1_0.qpg(0B)
----_temp()
----_lib1_0.qtl(63KB)
----_vmake(29B)
----_lib1_0.qpg(64KB)
test_bench
----uart_top.va(11KB)
----board.v(2KB)
----uart_debug_if.va(6KB)
modelsim.ini
simulate.bat
src
----uart_receiver.v(17KB)
----uart_tfifo.v(9KB)
----uart_defines.v(10KB)
----timescale.v(4KB)
----uart_rfifo.v(11KB)
----uart_wb.v(11KB)
----uart_regs.v(28KB)
----uart_sync_flops.v(6KB)
----uart_transmitter.v(12KB)
----raminfr.v(6KB)
compile.do
glbl.v
wave.do
simulate.log
readme.txt