文件名称：基于FPGA的计数器方式频率计
文件大小：902KB
文件格式：ZIP
更新时间：2022-06-24 22:53:31
FPGA 频率计 动态扫描
采用verilog语言及图形连接方式实现的基于FPGA的计数方式频率计。以计数器为基本结构的频率计，内部包含十进制计数模块（CD4518功能）、BCD转数码管译码模块（CD4511功能）、时钟信号处理模块、数值显示模块，其中数值显示包含数码管静态显示及动态扫描方式。使用Aldec Active-HDL 12 64-bit开发实现，内部包含各子功能模块的源代码及测试代码，有简要的说明文件。