文件名称：时钟分频器
文件大小：208KB
文件格式：ZIP
更新时间：2024-03-07 23:30:54
Verilog
时钟分频器
【文件预览】：
Clock_Divider-main
----Screenshot from 2019-01-14 11_31_42 (2).png(880B)
----Screenshot from 2019-01-14 11_31_42.png(62KB)
----Screenshot from 2019-01-14 11_42_26.png(46KB)
----Screenshot from 2019-01-14 11_32_59.png(111KB)
----main_code_clock.v(2KB)
----ClkDivider_ver.tcl(592B)
----test_bench_clocktb.v(576B)