文件名称：时时序序参参数数符符号号安安排排-altium designer 19.1 官方教程
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更新时间：2024-06-30 07:24:02
TMS320f28335
6.6 时时序序参参数数符符号号安安排排 所用的时序参数符号按照 JEDEC 标准 100 创建。 为了缩短符号，一些引脚的名称和其它相关的术语名已 经按如下方法缩减： 小小写写下下标标和和它它们们的的 字字母母和和符符合合符符号号和和它它们们的的 含含意意：： 含含意意：： a 访问时间 H 高 c 周期时间（周期） L 低 d 延迟时间 V 有效 f 下降时间 X 未知、改变、或者无关电平 h 保持时间 Z 高阻抗 r 上升时间 su 建立时间 t 转换时间 v 有效时间 w 脉冲持续时间（宽度） 6.6.1 定定时时参参数数的的通通用用注注释释 所有 28x 器件的输出信号（包括 XCLKOUT）取自一个内部时钟，这样，对于一个指定半周期的所有输出转 换在一个互相之间相对最小转换率时发生。 这个显示在下面时序图中的信号组合也许不一定代表真实的周期。 对于真实周期范例，请参见本文档的合适 周期说明部分。 6.6.2 测测试试负负载载电电路路 这个测试负载电路用于测试这个文档中提供的所有开关特性。 A. 使用一个器件引脚上小于每纳秒 4 伏 (4V/ns) 的输入转换率对这个数据表中的输入要求进行测试。 B. 此数据表在器件引脚上提供时序。 对于输出时序分析，必须将测试器引脚电子特性和传输线路效应考虑在内。 一个带 有 2ns 或者更长时间延迟的传输线路可被用于生成所需的传输线路效应。 传输线路只用作一个负载。 无需从数据表时 序中增加或者减少传输线路延迟（2ns 或者更长）。 Figure 6-4. 3.3V 测测试试负负载载电电路路 124 电气规范 Copyright © 2007–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28335 TMS320F28334 TMS320F28332 TMS320F28235 TMS320F28234 TMS320F28232