电电源源排排序序-altium designer 19.1 官方教程

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更新时间：2021-06-10 13:37:23
TMS320f28335 6.8 电电源源排排序序 对于不同电源引脚的加电/断电序列无特别要求以确保针对所有模块的正确复位。 然而，如果 I/O 引脚的电 平移动输出缓冲器中的 3.3V 晶体管在 1.9V 晶体管之前加电，输出缓冲器有可能打开，这会在加电期间导致 引脚上的毛刺脉冲。 为了避免这一运行状态，给 VDD引脚加电应早于对 VDDIO引脚供电，或者与之同时，以 确保 VDD引脚在 VDDIO引脚达到 0.7V 之前达到 0.7V。 有一些对于XRS引脚的要求： 1. 加电期间，XRS引脚必须在输入时钟稳定之后的 tw(RSL1)内保持低电平（请见Table 6-11）。 这使得整个 器件从一个已知的条件启动。 2. 断电期间，XRS引脚必须至少在 VDD达到 1.5V 之前的 8μs 内被下拉至低电平。这样做提高了闪存可靠 性。 在为器件加电之前，不应将 VDDIO之上大于二极管压降 (0.7V) 的电压应用于任何数字引脚上（对于模拟引 脚，这个值是比 VDDA高 0.7V 的电压值）。 此外，VDDIO和 VDDA 之间的差距应一直在 0.3V 之内。 应用于 未加电器件的引脚上的电压会以一种无意的方式偏置内部 p-n 接头并产生无法预料的结果。 Copyright © 2007–2012, Texas Instruments Incorporated 电气规范 127 Submit Documentation Feedback Product Folder Links: TMS320F28335 TMS320F28334 TMS320F28332 TMS320F28235 TMS320F28234 TMS320F28232