文件名称：DFFRAM:使用DFF单元的基于标准单元库的内存编译器
文件大小：4.4MB
文件格式：ZIP
更新时间：2024-04-29 18:55:32
Verilog
DFFRAM编译器 使用DFF单元的基于标准单元库的内存编译器 该项目的目的是开发一种基于DFF的RAM和寄存器文件（RegF）编译器，该编译器采用遵循标准ASIC实现方法的标准单元库。 编译器针对给定的配置集生成不同的视图（HDL网表，HDL功能模型，LEF，GDS，时序等）。 当使用自定义放置器将单元放置在平面图上时，由编译器生成的布局将高度紧凑（我们的目标是超过95％的放置密度）。 此外，自定义布局器可确保路由是无缝的。 如果使用开源全局和详细路由器进行自动路由不能产生良好效果，则该项目将考虑创建自定义路由器。 手工记忆 提供了两个模块（单个RW端口RAM）： ：参数化的1（ ），2（512x32）或4（1024x32）KB RAM模块。 ：1KB内存模块 记忆体介面 港口 方向 尺寸 功能 时钟 输入 1个 时钟（正边沿触发） 英文 输入 1个 启用内存。 禁用内
【文件预览】：
DFFRAM-main
----Compiler()
--------docs()
--------placeram()
--------readme.md(926B)
--------example_support.tar.xz(2.04MB)
--------assemble_example_support.sh(2KB)
--------example.sh(6KB)
--------.gitignore(35B)
----docs()
--------column.png(29KB)
--------waveform.drom(349B)
--------byte.png(18KB)
--------readme.md(1B)
--------block.png(34KB)
--------word.png(9KB)
--------block_placement.png(138KB)
--------waveform.png(13KB)
----Handcrafted()
--------Models()
--------Synth()
--------Verification()
--------OpenLANE()
--------Macros()
----LICENSE(11KB)
----.gitignore(95B)
----README.md(5KB)