【文件属性】：
文件名称：Digital-Design:此回购包含BITS Pilani的ECE F215数字设计的所有实验室课程工作
文件大小：22KB
文件格式：ZIP
更新时间：2021-03-27 18:01:36
Verilog
数字设计
此回购包含BITS Pilani的ECE F215数字设计的所有实验室课程工作。 实验室课程工作同样分为LT Spice Simulations和Verilog Code。 使用LT Spice应用程序完成LT Spice仿真，并使用缩写为v的verilog语言编写Verilog代码
【文件预览】：
Digital-Design-main
----Lab 4()
--------Exp1 - Majority Circuit()
--------Exp2 - Parity Generator()
----Lab 2()
--------2019AAPS0331H.asc(3KB)
----Lab 5()
--------half_adder_2019AAPS0331H.vvp(2KB)
--------half_adder_tb.v(399B)
--------half_adder_graph_2019AAPS0331H.vcd(443B)
--------half_adder.v(113B)
--------full_adder_graph_2019AAPS0331H.vcd(897B)
--------full_adder.v(207B)
--------full_adder_tb.v(564B)
--------full_adder_2019AAPS0331H.vvp(5KB)
----Lab 1()
--------2019AAPS0331H.asc(2KB)
--------2019AAPS0331H.plt(2KB)
----Lab 6()
--------four_bit_adder_tb.vvp(4KB)
--------bcd_adder_tb.v(549B)
--------four_bit_adder.v(121B)
--------bcd_adder.v(528B)
--------bcd_adder_tb.vvp(7KB)
--------four_bit_adder_graph.vcd(1KB)
--------bcd_adder_graph.vcd(2KB)
--------four_bit_adder_tb.v(799B)
----Lab 3()
--------2019AAPS0331H.asc(7KB)
----README.md(317B)
----Lab 7()
--------2019AAPS0331H.asc(9KB)