【文件属性】：
文件名称：Computer-Architecture-Lab-Solutions-BITS-Pilani:包含 BITS Pilani 计算机体系结构课程的实验表及其解决方案
文件大小：1.59MB
文件格式：ZIP
更新时间：2021-07-13 18:24:14
Verilog
计算机-架构-实验室-解决方案-BITS-Pilani
包含 BITS Pilani 计算机体系结构课程的实验表及其解决方案
【文件预览】：
Computer-Architecture-Lab-Solutions-BITS-Pilani-master
----.gitignore(606B)
----Lab Sheet 8.pdf(29KB)
----Comp Arch Lab 07()
--------PipeLine_Design.v(3KB)
----Lab Sheet 5.pdf(192KB)
----Lab Sheet 6.pdf(109KB)
----LabTest.pdf(226KB)
----Lab Sheet 1.pdf(278KB)
----Comp Arch Lab 03()
--------ShiftReg.v(693B)
--------SerialAdder.v(2KB)
--------FSM.v(3KB)
--------DFlipFlop.v(1KB)
--------JKFlipFlop.v(263B)
--------SyncCounter.v(675B)
--------Mealy Machine.v(2KB)
----Comp Arch Lab Test()
--------2012A7PS034P-Utkarsh_Pathrabe.v(4KB)
----Lab Sheet 3.pdf(408KB)
----README.md(192B)
----Lab Sheet 2.pdf(242KB)
----Comp Arch Lab 01()
--------Testbench02df.v(231B)
--------Module01mcgate.v(954B)
--------Testbench03asgate.v(376B)
--------Testbench02mcdf.v(349B)
--------Testbench01.v(344B)
--------Testbench06asdf.v(422B)
--------Testbench01Gate.v(233B)
--------Module01asgate.v(1KB)
--------Module03.v(173B)
--------Module02mcdf.v(179B)
--------Module01Gate.v(202B)
--------Module01.v(189B)
--------Testbench01mcgate.v(351B)
--------Testbench03mcbeh.v(350B)
--------Testbench05asgate.v(467B)
--------Module03beh.v(234B)
--------Module02df.v(142B)
--------Module02.v(115B)
--------Testbench03beh.v(232B)
--------Testbench02asdf.v(425B)
--------Testbench04asdf.v(374B)
--------Module03mcbeh.v(388B)
--------Module02asdf.v(447B)
--------Testbench01asgate.v(427B)
--------Testbench02.v(342B)
--------Testbench03.v(343B)
----Comp Arch Lab 06()
--------Concat_32Bit.v(430B)
--------FullAdder_32Bit.v(1KB)
--------MUX_2To1_5Bit.v(588B)
--------MUX_32To1_32Bit.v(2KB)
--------Decoder_5To32_32Bit.v(2KB)
--------DataMemory_32_32Bit.v(2KB)
--------Main_Control_Unit_PLA.v(876B)
--------InstructionMem_32_32Bit.v(2KB)
--------ALU_32Bit.v(1KB)
--------SingleCycleDataPath.v(3KB)
--------SignExtender_32Bit.v(413B)
--------ALU_Control_Unit.v(256B)
--------MUX_32Bit_4To1.v(1KB)
--------ProgramCounter.v(500B)
--------32RegisterFile_32Bit.v(3KB)
--------Shift_Left_2Bit.v(421B)
--------Regiter_32Bit.v(424B)
----Comp Arch Lab 02()
--------8BitFullAdder.v(525B)
--------FULLADDER.v(169B)
--------Decoder3By8.v(383B)
--------CompareTestbench.v(591B)
--------1BitFullAdderTestbench01.v(462B)
--------SignA.v(220B)
--------8BitFullAdderTestbench01.v(605B)
--------1BitFullAdder.v(218B)
--------32BitFullAdder.v(379B)
--------TestbenchAddSub.v(454B)
--------Mux_Testbench01.v(379B)
--------ADDSUB.v(466B)
--------32BitFullAdderTestbench01.v(603B)
--------Mux4To1.v(428B)
--------Mux16To1.v(372B)
--------Compare.v(798B)
----.gitattributes(483B)
----Comp Arch Lab 04()
--------FullAdder_32Bit.v(2KB)
--------Mux2_to_1.v(228B)
--------AND_32_Bit.v(424B)
--------Main_Control_Unit_PLA.v(2KB)
--------OR_32_Bit.v(420B)
--------ALU_32Bit.v(1KB)
--------ALU_Control_Unit.v(920B)
--------Mux32Bit_2To1.v(2KB)
--------Mux8Bit_2To1.v(1KB)
----Comp Arch Lab 05()
--------Decoder_2_To_4.v(224B)
--------Register.v(812B)
--------Multiplexer_4_To_1.v(905B)
--------Multiplexer_32_To_1.v(2KB)
--------4BitRegisterFile.v(2KB)
--------Decoder_5_To_32.v(2KB)
--------32RegisterFile.v(4KB)
----Lab Sheet 4.pdf(214KB)