Verilog HDL设计练习进阶

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文件名称：Verilog HDL设计练习进阶

文件大小：205KB

文件格式：DOC

更新时间：2012-08-16 03:43:00

Verilog

先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。