文件名称：verilog HDL设计进阶练习
文件大小：366KB
文件格式：DOC
更新时间：2012-04-07 16:26:37
verilog HDL设计
练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 练习六. 在Verilog HDL中使用函数 目的：掌握函数在模块设计中的使用。 练习七. 在Verilog HDL中使用任务（task） 目的：掌握任务在结构化Verilog HDL设计中的应用。 练习八. 利用有限状态机进行复杂时序逻辑的设计 目的：掌握利用有限状态机实现复杂时序逻辑的方法； 练习九.利用状态机的嵌套实现层次结构化设计 目的：１.运用主状态机与子状态机产生层次化的逻辑设计； 练习十. 通过模块之间的调用实现自顶向下的设计 目的：学习状态机的嵌套使用实现层次化、结构化设计。