文件名称：高效状态机设计 Verilog模板
文件大小：661KB
文件格式：RAR
更新时间：2012-10-06 16:45:29
状态机 设计 Verilog
详细介绍如何使你编写的状态机更加高效，包括状态机的原理、结构、如何优化及Verilog模板
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高效状态机设计
----state2.v(2KB)
----state1.v(2KB)
----state3.v(2KB)
----Westor Training4 How to write FSM _brief_version.pdf(915KB)