基于Verilog_HDL的高效状态机设计

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文件名称：基于Verilog_HDL的高效状态机设计

文件大小：213KB

文件格式：PDF

更新时间：2014-05-12 11:29:46

Verilog_HD

基于Verilog_HDL的高效状态机设计，描述了有限状态机设计的几种设计方法，分析了影响状态机设计时延、速度和电路综合面积问题，提出了一种高效状态机设计方法