文件名称：同步FIFO Verilog HDL 通过验证，包含所有标志位
文件大小：2KB
文件格式：ZIP
更新时间：2018-07-24 04:32:48
半满将空将满
同步FIFO的空、满、半满、将空、将满标志都有包含，代码通过modelsim验证
【文件预览】：
syn_fifo_success
----fifo2.v(2KB)
----fifomem.v(709B)
----status.v(2KB)
同步FIFO Verilog HDL 通过验证，包含所有标志位
【文件属性】：
【文件预览】：
syn_fifo_success
----fifo2.v(2KB)
----fifomem.v(709B)
----status.v(2KB)
【文件预览】：
syn_fifo_success
----fifo2.v(2KB)
----fifomem.v(709B)
----status.v(2KB)