文件名称：异步FIFO Verilog HDL，包含所有标志位，通过验证
文件大小：5KB
文件格式：ZIP
更新时间：2018-07-24 04:34:03
半满将空将满
异步FIFO的空、满、半满、将空、将满标志都有包含，代码通过modelsim验证
【文件预览】：
ayn_fifo_success
----rptr_almost_empty.v(1KB)
----sync_w2r.v(497B)
----fifo1.v(4KB)
----wptr_almost_full.v(2KB)
----fifomen.v(716B)
----rptr_empty.v(1KB)
----wptr_full.v(1KB)
----wptr_half_full.v(1KB)
----sync_r2w.v(458B)