文件名称：asynchronous_fifo
文件大小：5KB
文件格式：ZIP
更新时间：2024-04-03 19:19:16
Verilog
异步_fifo 在这种设计中，所有零件都设计在不同的模块中。 这里有两个用于wrt同步器和读取同步器的sunchronizer模块。 一个fifo模块，一个顶部模块，一个用于全状态和一个空状态的模块。 并且测试平台是用系统Verilog编写的。 使用两个触发器的同步器 输出------ 编译器版本Q-2020.03-SP1-1; 运行时版本Q-2020.03-SP1-1; Mar 14 12:50 2021检查rdata：预期wdata = 13，rdata = 13检查rdata：预期wdata = 70，rdata = 70检查rdata：预期wdata = fd，rdata = fd检查rdata：预期wdata = e2，rdata = e2检查rdata：预期wdata = 97，rdata = 97检查rdata：预期wdata = f1，rdata = f1检查rda
【文件预览】：
asynchronous_fifo-main
----.gitignore(51B)
----syncw2r.v(332B)
----w_ptr_wfull.v(1KB)
----r_pointer_epty.v(1KB)
----testbench.sv(2KB)
----LICENSE(1KB)
----README.md(2KB)
----TOP.V(566B)
----fifo_memory.v(525B)
----sync_r2w.v(399B)