文件名称：asynchronous_fifo
文件大小：2KB
文件格式：ZIP
更新时间：2024-04-15 03:21:36
Verilog
异步_fifo 这是异步fifo的初始文件； 这用于读写具有独立时钟的FIFO，以减轻ASIC设计中的CDC问题。 指针使用格雷码同步器进行同步。 0.0.1-初始文件-仅对RTL进行编码，尚未模拟 查找FIFO深度： 例如：写入频率= 200Mhz读取频率= 20Mhz突发大小= 100深度=？ 1个数据写入所花费的时间= 1/200 = 5ns写入100数据所花费的时间= 5 * 100 = 500ns从FIFO读取1个数据所花费的时间= 1/20 = 50 ns 在总写入期间读取的数据= 500/50 = 10数据读取后剩余在FIFO上的数据=突发-ReadData = 100-10 = 90 深度= 90数据；
【文件预览】：
asynchronous_fifo-master
----README.md(692B)
----asych_fifo.v(5KB)