文件名称：加法器MATLAB代码-fp_adder:VHDL中的浮点加法器和用matlab代码验证结果
文件大小：580KB
文件格式：ZIP
更新时间：2024-06-21 16:10:57
系统开源
加法器MATLAB代码32 位单精度浮点加法器 VHDL中的浮点加法器和用matlab代码验证结果 介绍 这个项目是作为一个初级朋友的帮助任务完成的。 整个 32 位浮点加法器是用 VHDL 设计的。 实施细节： 该项目使用 IEEE-754 单精度浮点格式。 32 位浮点数分为 3 部分即。 尾数、指数和长度分别为 23、8 和 1 位的符号位。 使用格式，浮点数可以表示如下—— (-1)*符号 1.尾数 x 2 ^ 指数 在 IEEE-754 格式中，尾数的第一位假定为 1，其余部分是小数部分。 加法器框图 - 下图给出了浮点加法器的简单架构 - 资料来源：“计算机组织与架构第 3 版 – Hennessy 和 Patterson”。 为了简化实现，我们忽略了在 FP-Adder 末尾使用舍入硬件。 建筑模块： ALU – 加法器使用 ALU（小和大）一个用于尾数位，另一个用于指数位。 ALU 负责找到更大的数字，以便可以轻松进行归一化。 移位器——移位器用于执行归一化。 根据控制单元生成的偏移值，尾数/指数会相应地偏移。 控制单元——控制单元在不同阶段使用输入并为移位器/ALU
【文件预览】：
fp_adder-master
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--------FP-Adder.pdf(506KB)
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