除法器的Verilog实现

【文件属性】：

文件名称：除法器的Verilog实现

文件大小：3KB

文件格式：RAR

更新时间：2021-12-27 17:41:36

除法器 Verilog

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过

【文件预览】：
DIV
----DIV_tb.v(2KB)
----DIV.v(2KB)
DIVU
----DIVU.v(2KB)
----DIVU_tb.v(2KB)