文件名称：基于Verilog HDL的举重比赛裁判逻辑
文件大小：105KB
文件格式：ZIP
更新时间：2023-06-06 18:06:41
FPGA Verilog
当 A,B,C 三路输入信号中，存在两个或三个都为高电平信号时，输出信号 F 才为 高电平，验证成功。 要求 Verilog HDL 语言进行描述、波形图进行验证
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Judgment
----output_files()
--------Judgment.map.rpt(20KB)
--------Judgment.flow.rpt(7KB)
--------Judgment.done(26B)
--------Judgment.map.summary(616B)
----db()
--------Judgment.map.logdb(4B)
--------Judgment.db_info(140B)
--------Judgment.map.hdb(9KB)
--------Judgment.(0).cnf.hdb(663B)
--------Judgment.lpc.html(372B)
--------Judgment.tis_db_list.ddb(246B)
--------Judgment.pre_map.hdb(9KB)
--------Judgment.lpc.txt(1KB)
--------Judgment.map.rdb(1KB)
--------Judgment.hif(425B)
--------Judgment.map_bb.cdb(2KB)
--------Judgment.sgate.nvd(989B)
--------Judgment.sld_design_entry_dsc.sci(277B)
--------Judgment.cmp.rdb(5KB)
--------Judgment.map.ammdb(129B)
--------Judgment.sgdiff.hdb(9KB)
--------Judgment.hier_info(110B)
--------Judgment.tmw_info(67B)
--------Judgment.map.qmsg(5KB)
--------Judgment.ipinfo(163B)
--------Judgment.sgdiff.cdb(2KB)
--------Judgment.map.bpm(585B)
--------Judgment.rtlv_sg.cdb(982B)
--------Judgment.lpc.rdb(403B)
--------Judgment.cbx.xml(90B)
--------Judgment.smart_action.txt(5B)
--------Judgment.rtlv.hdb(9KB)
--------Judgment.map_bb.logdb(4B)
--------Judgment.map.cdb(2KB)
--------Judgment.cmp_merge.kpt(209B)
--------Judgment.pti_db_list.ddb(246B)
--------Judgment.sld_design_entry.sci(277B)
--------Judgment.map.kpt(207B)
--------Judgment.(0).cnf.cdb(958B)
--------Judgment.sgate_sm.nvd(240B)
--------logic_util_heursitic.dat(0B)
--------Judgment.rtlv_sg_swap.cdb(204B)
--------Judgment.root_partition.map.reg_db.cdb(222B)
--------Judgment.npp.qmsg(2KB)
--------Judgment.map_bb.hdb(8KB)
----Judgment.v(249B)
----incremental_db()
--------compiled_partitions()
--------README(653B)
----Judgment.ipinfo(163B)
----Judgment.qsf(3KB)
----Judgment.qws(2KB)
----Judgment.qpf(1KB)