文件名称:Verilog RISC
文件大小:1.01MB
文件格式:ZIP
更新时间:2021-03-18 15:42:05
fpga; verilog; risc
用FPGA实现一个精简指令集cpu,使用Verilog编写RTL,有详细注释
文件名称:Verilog RISC
文件大小:1.01MB
文件格式:ZIP
更新时间:2021-03-18 15:42:05
fpga; verilog; risc
用FPGA实现一个精简指令集cpu,使用Verilog编写RTL,有详细注释