文件名称：risc_cpu verilog
文件大小：9KB
文件格式：ZIP
更新时间：2015-05-13 09:36:38
risc cpu verilog modelsim
risc cpu 的verilog实现 可用modelsim仿真
【文件预览】：
risc
----test1.dat(512B)
----machinectl.v(274B)
----adr.v(178B)
----addr_decode.v(403B)
----rom.v(218B)
----test1.pro(3KB)
----register.v(1KB)
----cpu.v(2KB)
----datactl.v(163B)
----clock.v(2KB)
----machine.v(5KB)
----alu.v(972B)
----ram.v(282B)
----cputest.v(3KB)
----pc.v(419B)
----accum.v(418B)